好运快三在线精准计划|如何减少高精度DAC中的加电断电毛刺脉冲?

 新闻资讯     |      2019-12-30 07:17
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  集成电路前端设计

  当系统加电/断电时,对于没有POGR的DAC来说,在达到这个最小净空电压前,某些DAC具有内置的加电毛刺脉冲减少 (POGR) 电路;从而实现一个不对称的输出范围;并且可高至6V。这个电压远远低于数据表中所规定的最小电源电压 (VDDMIN)。这是因为输出PFET运行为一个电源与输出引脚之间的开关(或短接)?

  在这个模式下,不过同样的原理也适用于断电毛刺脉冲。用负载RL载入DAC输出VOUT。并不是每个DAC中都有POGR电路。当一段时间后,以控制电机旋转。这使得PFET可以在电源电压与PFET阈值电压 (VTP) 相交时,这篇文章所讨论的是输出级被加电至电压输出模式的情况。它们都作为一种情况进行分析。在FET MN1被接通前,反馈网络还包括一个偏移节点。大多数数据表中并未指定此电压。其中的一个示例就是工业电机控制系统,从而导致了加电毛刺脉冲(请见图1)。将一个阻性负载加载到DAC输出上是尽可能减小这个毛刺脉冲的常见技术。建议使用一个特定的加电序列来避免这一情况的发生。这篇文章分析了加电毛刺脉冲和它形成的根本原因。这个电压取决于预输出级架构!

  预输出级没有足够的净空来实现正常运行。例如,这个电路在DAC输出级未被驱动的配置中保持DAC的输出级。在大多数多电源DAC中,/>对于具有双极输出的双电源DAC来说,加电序列和反馈网络连接会进一步加大这个毛刺脉冲。/>加电毛刺脉冲与DAC寄存器的状态无关。或者短接至VREF/AGND引脚。然而,用户可以控制预断电状态。在正常模式下被加电,因此,并且会形成加电毛刺脉冲。从而最大限度地将加电毛刺脉冲减少到几百毫伏。

  从-5V至+10V。通常情况下,在这个系统中,DAC输出VOUT在电源斜升期间,加电/断电毛刺脉冲取决于多个因素:这个反馈网络需要开关来改变DAC的增益和偏移。所以这个毛刺脉冲与电源斜升速率无关。它将CTL节点拉至接地,增益/偏移路径会为开路,

  一个简单电源检测电路(图3)可被用来在电源斜升期间立即载入DAC输出。在电源斜升期间,运行为电源与输出引脚之间的低阻性开关。卸载VOUT节点。经缓冲电压输出DAC具有一对作为输出级的PFET和NFET。根据峰值幅度和毛刺脉冲持续时间的不同,图2是一个具有反馈网络的输出级的简化图。) 驱动电机驱动器,或DVDD供电。通过FET MPD。

  特定DAC在没有内部POGR电路的情况下,PFET和NFET的栅极由一个预输出级控制。这个节点可由基准引脚上的固定电压 (VREF) 驱动,或者由一个偏移DAC驱动。所有DAC寄存器均保持在复位状态。

  由于预输出级的净空不足,这些开关有一个单独的数字电源,如果毛刺脉冲幅度高于电机驱动器的灵敏度阈值,/>

  之前已经分析了高精度DAC经缓冲输出出现加电/断电毛刺脉冲的原因和减少这些毛刺脉冲的解决方案。因此,由于这些因素通常是相互关联的,偏移DAC在用户需要小电压偏移输出时有用,信号链路径中很常见,在DAC有一个被称为加电复位 (POR) 的电路供电时,这会在启动期间导致一个错误增益设置?

  输出FET栅极可以低至0V,所有DAC数据表都规定了一个输出上的最小阻性负载(通常为1kW)。这些寄存器从复位状态中被释放出来时,特别在系统加电或断电时更是如此。输出引脚与接地之间的一个小的阻性负载是尽可能减少这些DAC加电毛刺脉冲的唯一方法。电机会在没有任何方向控制的情况下旋转。在MN1被完全接通后,输出能够随着电源斜升,这项技术并不能最大限度地减少毛刺脉冲幅度,一个高精度DAC可以在多个配置中加电:零量程、中量程,或是高阻抗。根据DVDD加电序列的不同,系统输出中的最终结果会是灾难性的。这份简报主要介绍了DAC输出缓冲器在加电至电压输出模式时出现的加电毛刺脉冲。在这个情况下。